CMOS运算放大器是模拟集成电路中最基本、最重要的模块,在汽车电子、通信、消费电子、军用电子系统等各个领域有着广泛的应用。近年来,随着深亚微米技术的发展,CMOS运算放大器的供电电源电压越来越低,并不断恶化电路的信噪比,这无疑对运算放大器的噪声性能提出了更高的要求。研究CMOS运算放大器的噪声与MOS晶体管的器件噪声是密切相关的。因此,研究深亚微米MOS晶体管噪声模型及低噪声运算放大器的设计方法已成为当今模拟电路设计中极具挑战的一个重要议题。CMOS工艺进入深亚微米时代,带来了速度提高和晶体管沟道长度不断减小的明显优势。与此同时,这种进步也使得CMOS低噪声运算放大器的设计必须面临以下几个关键性问题:首先,研究运算放大器的噪声离不开器件的噪声模型,但传统的长沟道噪声模型已经不再能精确地预测短沟道器件的噪声特性,因此也不能精确地预测运算放大器的噪声特性。其次,随着电源电压降低,MOS晶体管也经常工作在弱反型或中度反型,这意味着传统的器件噪声模型需要扩展其有效范围由弱反型至强反型。最后,随着电源电压降低,运算放大器性能指标之间的相互折衷变得更为困难,这意味着为了提高电路的设计效率,在电路仿真前就需要将性能指标之间的折衷关系考虑进来。这几个问题相辅相承,共同为器件噪声模型及低噪声运算放大器设计的研究提出了更高的要求。本文针对以上所存在的问题,对适用于深亚微米的MOS晶体管的全区域噪声模型、CMOS低噪声运算放大器的设计方法、高性能低噪声运算放大器的设计及噪声分析进行了研究。具体研究内容包括:首先,基于噪声的物理机制,应用通用的噪声建模方法建立了在整个工作区域(即从弱反型到强反型,从线性区到饱和区)都有效的全区域沟道噪声模型。该模型由沟道热噪声、闪烁噪声和闪烁噪声转角频率的解析模型表达式所组成。该模型全面考虑了短沟道效应对噪声的影响。其中热噪声模型包括了热载流子、迁移率降低、沟道调制等短沟道效应对噪声的影响;闪烁噪声同时包含了迁移率浮动和载流子数量浮动两种噪声机制,并考虑了迁移率浮动对反型层载流子密度的依赖关系。测试结果验证了所提出的深亚微米MOS晶体管的沟道噪声模型在全区域都有效。随后,在所建立噪声模型的基础上,以噪声性能为设计基点,以一个三级运算放大器的设计为例,提出了基于全区域噪声模型的CMOS低噪声运算放大器的设计方法。在设计过程中,基于所要求的设计目标,分别用所提出的深亚微米MOS晶体管全区域噪声模型和传统的长沟道噪声模型对三级运放的设计参数进行了计算。结果表明前者的计算结果较后者更接近于HSPICE仿真结果。测试结果满足设计目标要求。这些结果表明提出的设计方法可以有效指导电路的仿真设计,提高电路设计效率。运算放大器设计完成后,应用全区域噪声模型对该运放的等效输入噪声进行了计算。计算结果较仿真结果更接近于测试结果,这进一步验证了提出的深亚微米MOS晶体管全区域噪声模型可以较精确地预测噪声特性,为保证低噪声运放设计方法的有效性及精确性提供理论保障。最后,在研究全区域噪声模型及低噪声运算放大器设计方法的基础上,给出了三种改进的低噪声运算放大器的设计电路:1)基于V-NPN晶体管的低噪声运放设计。该设计用V-NPN晶体管代替MOS晶体管作为输入差动对来改善噪声特性,同时提出了基极电流补偿电路来改善V-NPN晶体管较大的基极电流;2)基于DTMOS晶体管的低运设计。该设计用DTMOS晶体管代替MOS晶体管作为输入差动对来改善噪声特性,并且提出了用组合级联晶体管结构来改善DTMOS晶体管较低的输出阻抗,进而提高增益;3)具有Rail-to-Rail输入共模范围的恒跨导低噪声运放设计。该设计用同沟道的两对DTMOS晶体管输入差动对代替MOS晶体管差动对实现Rail-to-Rail输入共模范围的同时,也改善了噪声特性。此外,提出了电流调节器电路来调整交叠区输入差动对的尾电流,以保证Rail-to-Rail输入共模范围内跨导的恒定。以上述所讨论的三种运放设计为例,我们进一步验证了深亚微米MOS晶体管的全区域噪声模型及低噪声运算放大器的设计方法。为了验证噪声模型,我们用所提出的噪声模型分别对V-NPN低噪声运放及DTMOS低噪声运放的等效输入噪声电压进行了计算。前者计算结果与HSPICE仿真结果相当,后者与第四章的结果规律相似,计算结果略高于仿真结果(第四章已经证明计算结果较仿真结果更接近于测试结果)。这表明我们所提出的噪声模型可以较精确地预测噪声特性。此外,我们应用所提出的低噪声运放的设计方法对Rail-to-Rail低噪声运放的设计参数进行了计算,计算结果接近于仿真结果。这进一步表明我们所提出的设计方法可以有效指导电路的仿真设计,提高电路设计效率。