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在高速串行接口系统中,频率综合器与发射端是十分关键的构成模块,如何产生宽覆盖范围的高频高性能时钟及补偿高频信道衰减是频率综合器与发射端面临的最大挑战。本文对频率综合器及发射端电路进行了研究。首先对于频率综合器的基本原理做了简要叙述,然后介绍了10—12.5GHz LC锁相环的设计。该锁相环采用了以下技术用来改善性能:(1)电路采用全差分方式实现以抑制电源噪声、电荷泵漏电噪声;(2)环路带宽可配置,用以调整环路锁定时间及相位噪声;(3)提出了新型五管开关电容结构,在开关断开时该结构相比于传统三管结构具有更高的Q值。该锁相环在SMIC40nm CMOS工艺下实现,电路核心面积为0.35×0.39mm~2,测试结果表明在1.1V供电电压下,电路功耗为24.96mW,当输出频率为12.5GHz时,在1MHz频偏处的相噪为-97dBc/Hz。接下来在此芯片的基础上设计了一款新的锁相环,引入了以下改进:(1)使用双VCO代替单VCO以覆盖宽调频范围,且在VCO中采用五管开关电容及间接连接变容管结构来提高谐振腔Q值,采用可配置尾电流管结构以避免功耗浪费;(2)引入自动频率校准电路,该电路采用基于二分搜索的最优控制字存储算法,大大缩短了频率校准时间且提升了频带选择精确度;(3)引入锁定检测电路以指示环路状态。该电路在SMIC40nm CMOS工艺下实现,电路核心面积为0.61×0.41mm~2,后仿结果表明在1.1V供电电压下,电路功耗为19.85mW,当输出频率为12.5GHz时,参考杂散抑制为-54.4dBc,在1MHz频偏处的相位噪声为-109dBc/Hz,环路锁定时间为5.5us,其中4.4us是频率校准时间。最后介绍了10Gbps发射端电路的设计。首先对于信道及均衡技术做了简要介绍,接着介绍了采用FFE的发射端电路,该发射端采用了以下技术:(1)采用半速结构以放缓严格的时序约束,简化高速延时单元的设计;(2)采用传输门动态逻辑实现高速2:1串化器,降低功耗;(3)时钟链路中引入占空比调整电路以调整时钟质量,在链路上插入缓冲器以调整时钟相位保证数据正确采样。该发射端电路在SMIC40nm CMOS工艺下实现,电路核心面积为0.14×0.2mm~2,测试结果表明在1.1V供电电压下,电路总功耗为26mW,输出10Gbps PRBS7数据时,输出眼图抖动为57.17ps,眼高为180mV。