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随着半导体集成电路的发展,作为连接模拟域与数字域之间重要工具——模数转换器在其中扮演着重要的角色。正是这种快速的发展,传统的模数转换器已不能满足当今社会发展的需要。高速低功耗模数转换器的设计成为当下研究的一个热点,即便如此,高速低功耗的模数转换器的发展仍旧十分缓慢。时间交织模数转换器(time-interleaved Analog-to-Digital Converter,TI-ADC)将单通道ADC(Analog to Digital Converter)扩展至多通道,各通道依多相时序交替并行采样,从而实现超高速率的采样。虽然TI-ADC能够实现高速采样的效果,但这种结构也会由于制造工艺以及采样时间的偏差等非理想因素的干扰,会给TI-ADC各通道间带来一系列失配误差,最终导致整个系统的性能下降。本文针对非理想因素带来的三种失配误差作了详细的分析,特别在时间误差的校准上做了的深入研究。该方法利用了对采样数据的单调性进行检测的原理实现了仅用求差-累加运算来估计TI-ADC的采样时间误差,再利用改进的泰勒展开方法实现误差补偿。将误差估计模块和误差补偿模块组成一个自适应的环路,从而实现采样时间误差的实时校准。整个校准模块复杂度低,校准效果良好,满足本文低复杂度校准的设计要求。本文首先在MATLAB/Simulink上建立了一个带参考通道的五通道的TI-ADC校准模型,参考通道和四个子通道分别采用8-bit SAR(Successive Approximation Register)ADC和12-bit SAR ADC。子通道ADC的采样时钟频率为100MHz,即四个通道的系统时钟频率为400MHz,参考通道时钟频率为125MHz。子通道间存在1%~2%的时间误差,输入归一化频率为fin/fs=0.397时,校准后的系统ENOB从3.64bits提高到了11.87bits,SNR由23.70dB提高到了73.37dB,证明了本文校准方法在行为级上的正确性与有效性;接下来是对本文校准方法的RTL级设计,利用SMIC 0.18μm工艺完成校准方法的ASIC设计,从实际电路上验证本文校准方法的正确性与有效性。