稀疏矩阵向量乘法(SpMV)是求解稀疏线性方程组的计算核心,被广泛应用到经济学模型、信号处理等科学计算和实际应用中。在工程应用中,重复调用稀疏矩阵向量乘内核的次数常常会达到成千上万次。但是SpMV的浮点计算操作和存储访问操作比率却非常低,且存储访问复杂。因此,提升SpMV的计算性能成为提高工程效率的关键。目前对于提高SpMV计算性能方法的研究有稀疏矩阵数据压缩算法、稀疏矩阵数据存储格式预测算法、异构高性能硬件计算结构、Cache结构优化等,旨在提高数据运算速度和减少对内存的访问次数。然而,在SpMV的计算过程中存在Cache数据不命中和Cache容量的限制等问题,使得Cache数据不命中情况大量存在,由此产生的存储访问延迟降低了SpMV的计算性能。M处理器是国防科技大学课题组自主研发的高性能多核处理器,拥有多个DSP内核。每个内核计算资源丰富,支持单周期最多达50次并行乘加计算,拥有双向量Load/Store控制单元提供向量计算所需数据。其DMA部件有三条主机物理通道,可实现数据在核内与核外各存储部件之间的高速传输。本文根据项目对高性能共轭梯度算法(High Performace Conjugate Gradient)的计算性能的需求,结合处理器单元结构,提出了一种数据传输方式—SGDTM(Super Gather Data Transfer Mode),增强离散间接访存效率,从而提高存在访存瓶颈类算法的计算性能。在DMA部件中,参考通用主机物理通道的设计思想,设计了一条专用数据通道APip(Application Pipe)来实现SGDTM数据传输方式。本文的主要工作内容体现在以下几个方面:1、结合本课题中处理器结构和资源,提出了一种增强离散间接访存效率的传输方式——SGDTM。详细的介绍了此种传输方式的访存原理。2、为了在M处理器实现SGDTM传输方式,在原DMA部件中设计添加了一条面向SpMV计算的专用主机物理通道APip。详细介绍了该通道的主要结构的实现过程,主要包含状态机部分、读索引部分、读数据部分、异常检测部分以及传输结束部分。3、对增添了APip通道的DMA进行了模块级的验证。根据设计规范,确定了详细的验证计划,采用Verilog硬件描述语言搭建验证平台,详细的介绍了各组件的设计方案。分析覆盖率文件,增加测试激励,对DMA进行全面的验证。除去部分可以解释未覆盖原因的代码,覆盖率达到100%。4、在某厂家40nm工艺条件下,使用DC综合工具对DMA模块进行了逻辑综合。综合结果满足项目对DMA的时序、面积、功耗等的需求。5、对SpMV计算性能进行了系统级评估。介绍了SpMV算法结构和应用程序的设计实现,以及性能测试原理。分析处理器中可能影响该算法性能的瓶颈,分别从软件程序层面和硬件结构层面进行优化。优化后,SpMV性能有比较明显的提升,其双精度浮点操作达14.62 GFLOPS,带宽利用率为12.31%。