描述集成电路制造过程基于卷积核的可制造性模型研究

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集成电路制造技术已经进入纳米时代,目前最先进的设计版图的特征尺寸已经达到了32nm。随着特征尺寸的减小,光刻后硅片表面的畸变现象也越来越严重。对于一些更为复杂的版图设计,仅仅靠制造者通过修改版图的方法已经越来越难以实现,这就迫切需要在设计的阶段就考虑制造的影响,这就是可制造性设计的概念。设计和制造通过可制造性设计技术来沟通交流,然而传统的基于几何图形的版图设计规则建立的约束条件难以覆盖所有的图形结构,而加入光刻规则检查设计流程还有两个问题需要解决:保密性和易用性。本论文就是在这样的背景下,研究一种可制造性设计模型来预测设计版图的仿真轮廓。本文提出了一种基于卷积核的可制造性设计模型(DIM Model),它的输入就是设计版图,不需要其它的制造相关的参数,就可以得到仿真轮廓输出。该模型用一个或多个卷积核来描述设计版图和目标轮廓之间的关系,描述这种关系相当于描述整个制造过程,包括光学邻近校正、光刻、显影以及在制造过程中产生的各种效应。本文依靠模仿光刻模型的数学表达形式建立起DfM模型,其求解过程实质是解一个带约束条件的非线性优化问题,通过添加惩罚项,把问题转化成不带约束条件的非线性优化问题,最后用最速下降法快速求得该模型。实验结果表明,利用该模型能够较为精确地预测设计版图的仿真轮廓。
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