【摘 要】
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随着集成电路制造工业水平的发展,数字信号处理的速度飞速提高,模数转换器（Analog to Digital Converter,ADC）作为连接模拟世界与数字世界的桥梁,其采样速率以及精度的要求被不断提高。高速高精度ADC具有重要的战略意义,在高端军用以及民用设备中需求极大,是芯片中的稀缺品。国内在高速高精度ADC研究上起步较晚,与国际领先水平差距较大,与此同时关键技术又遭到美国封锁,此领域的研究
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随着集成电路制造工业水平的发展,数字信号处理的速度飞速提高,模数转换器（Analog to Digital Converter,ADC）作为连接模拟世界与数字世界的桥梁,其采样速率以及精度的要求被不断提高。高速高精度ADC具有重要的战略意义,在高端军用以及民用设备中需求极大,是芯片中的稀缺品。国内在高速高精度ADC研究上起步较晚,与国际领先水平差距较大,与此同时关键技术又遭到美国封锁,此领域的研究具有重要意义。时间交织是实现高速高精度的常用架构,能通过通道数量的堆叠实现ADC采样速率的成倍增加,在单通道ADC的选择上,流水线ADC能在较高的采样速率下保持高精度,本文将系统研究时间交织流水线ADC的关键技术。本文基于40 nm CMOS工艺,设计并实现了一款12bit 1GSps 4通道时间交织流水线ADC。本文首先对流水线ADC关键技术进行研究,阐述了流水线ADC的基本架构以及原理,确定了结合级间增益校准技术的单级3-bit的SHA-less架构的流水线ADC架构,而后分析并设计了单个流水线级的采样保持电路、Sub-ADC以及MDAC。随后本文对时间交织ADC的关键技术进行了研究,阐述了时间交织结构的基本原理,研究并设计了用分频器产生4相时钟的时钟控制方式,详细介绍了失调失配、增益失配以及采样时刻失配这三种主要的失配方式,计算推导出了这三类失配分别在频域上的影响,分析了各类校准技术优缺点后,提出了实现方便的累加平均提取失配值并直接在输出端消除的后台校准算法,而针对提取以及补偿的方式都更为复杂的采样时刻失配校准,本文选取了数字域提取、模拟域补偿的后台校准算法进行实现并改进。本设计单通道流水线ADC前仿结果为:SNDR为81.8 dB,SFDR为91.8 dB,提取前四级寄生的后仿结果为:SNDR为74.6 dB,SFDR为77.2 dB。12bit 1GSps4通道时间交织流水线ADC模拟电路部份经前仿验证性能良好,其前仿SNDR为81.2 dB,SFDR为91.2 dB。针对失配校准的校准技术经仿真验证能有效抑制失配带来的杂波,分别来看,失调失配校准前后性能可提升31.4 dB,增益失配校准前后性能可提升34.4 dB,采样时刻失配校准前后性能可提升20.3 dB。此外,经本设计优化后的采样时刻失配校准算法相对传统方法收敛更快、精度更准。
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