近年来,人工智能技术飞速发展,尤其是以卷积神经网络为代表的深度学习技术,卷积神经网络优异的性能使其广泛应用到图像分类、目标检测、语义分割、语音识别等领域,然而模型结构越来越复杂,规模越来越大,导致难以应用到资源紧张、功耗敏感的嵌入式领域,而FPGA可重构、低功耗、高性能的特点,使其成为快速部署卷积神经网络的可靠选择。传统的设计方法通常针对特定的网络模型,设计专用的硬件加速结构,虽能获得较大的计算力与能量效率,但可拓展性能较差,难以应用到不同的模型当中。因此,设计具有通用计算能力的可扩展硬件加速结构十分重要。本文设计一种通用卷积神经网络加速器,旨在为基于FPGA的卷积神经网络工程化实现提供一种设计方案,研究提出一种低功耗、可扩展、高性能的卷积神经网络加速器框架,从而实现面向嵌入式场景的卷积神经网络部署。本文的主要研究内容有以下三点:首先,针对网络的并行化设计,通过对卷积神经网络计算特性的分析,使用循环调整、循环分块、循环展开以及数组分割等方法,设计了可扩展的常用硬件计算单元以及资源受限情况下的卷积复用结构,并给出了并行化因子与数组分割策略的对应关系。其次,针对网络的定点化设计,从资源消耗与数据精度两个方面对定点数进行评估,通过对模型中的数据划分,确定了不同的定点化策略,并给出了不同量化方法与溢出模式和硬件资源消耗的关系。然后,针对网络的流水化设计,从层间与层内两个方面对流水化设计方法进行研究,设计了一种灵活的流水化计算架构,既能实现单个计算单元的独立运行,也能实现多个计算单元的流水化运行。最后,针对以上三点,使用Xilinx Vivado开发套件在Xilinx xc7z020clg400-1平台上,以YOLOv3-tiny网络模型为例对加速器性能进行测试。实验表明,在FPGA端100MHz的时钟频率下,使用16位定点数进行计算,取得了10.69GOPS的有效算力,系统功率仅2.533W。相较于667MHz的单核ARM9处理器,加速比高达290.56。层间流水的设计方法,在未引入硬件资源消耗的情况下降低48ms的推理时间。