H.264视频编码标准是新一代视频压缩标准。该标准得到了ISO/ITU-T等机构以及众多相关行业厂商的支持。与以往的视频编码相比,它在同等画质下压缩效率能够提高50%以上。于此同时,H.264的编码和解码算法也较以往的标准复杂许多。对硬件设计提出了一定的挑战。本文根据H.264标准,设计了一种基于FPGA的H.264解码器。主要针对CAVLC熵解码、变换和预测等环节进行了研究,采用模块分时复用、多bit序列检测以及CAVLC解码的高效查表等方式,提高了解码器的整体执行效率。解码器采用Verilog代码编写,通过ModelSim软件进行仿真,并采用ALTERA STRATIXⅢ系列FPGA与ARM处理器进行协同验证。该解码器通过QCIF测试序列验证,可以低至1.8MHz的时钟下完成30fps的QCIF视频解码,具有出色的解码效率。整个解码器最高运行时钟可达80MHz,可以支持到1280*800的普通画质视频解码。通过增加预测环节的处理单元,可以充分发挥CAVLC熵解码器的性能,系统吞吐率可以进一步提升。除此之外,该解码器还包括配套的SDRAM控制器、VGA适配器等模块。本文的主要工作包括：1针对H.264解码环节中的熵解码(包括exp-golomb编码和CAVLC编码)的研究。提高单位时钟的执行效率,主要采用了多bit序列检测、高效查找表等方式,可以在18个时钟内完成对不含0系数的CAVLC解码。2采用双处理单元进行预测。每个处理单元可以在9个时钟周期内完成对以一个4x4预测块的帧内预测。3 IDCT变换和Hadamard变换分时服用蝶形运算单元,在9个时钟周期内完成对4×4矩阵的处理。