【摘 要】
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在集成电路技术尤其是制造工艺不断迭代发展的过程中,数字电路性能得到不断增强,但是模拟电路的设计难度却在增大,利用数字辅助电路替代一部分模拟电路,已经成为当今集成电路设计的潮流。时间-数字转换器（Time-to-Digital Converter,TDC）作为模拟-数字转换器的一个重要分支,主要由数字电路构建,这使得其性能受惠于CMOS工艺的进步而得到跳跃式的提升。其适用场景也因此更加广泛,可应用在
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在集成电路技术尤其是制造工艺不断迭代发展的过程中,数字电路性能得到不断增强,但是模拟电路的设计难度却在增大,利用数字辅助电路替代一部分模拟电路,已经成为当今集成电路设计的潮流。时间-数字转换器（Time-to-Digital Converter,TDC）作为模拟-数字转换器的一个重要分支,主要由数字电路构建,这使得其性能受惠于CMOS工艺的进步而得到跳跃式的提升。其适用场景也因此更加广泛,可应用在无人驾驶、医学成像、卫星测控、三维扫描等技术领域。本论文旨在研究适用于高精度、高转换速率（如三维扫描仪）中的高性能、流水线式时间数字转换器。首先,本文介绍了TDC的基本工作原理和性能参数、分析了单级TDC和多级TDC的特性、全面梳理了设计TDC架构时的众多考量因素;基于此,完成了流水线TDC架构的设计,并针对TDC架构中存在的精度受限问题提供了若干个解决方案;利用MATLAB进行系统级建模,验证了所选TDC架构的可行性。其次,解决了关键电路设计中遇到的若干问题。针对传统时间放大器（TimeAmplifier,TA）中存在的放大精度低、放大范围窄等问题,提出一种基于电容预充比较型的新型时间放大器结构,达到了在输入时间350ps范围内增益失调仅为0.1%;针对时间余量提取时存在较大误差的问题,设计了双提取并联型相位检测电路,可有效识别时间余量的时间间隔宽度,使得提取误差小于0.5ps;针对级间增益失调误差提出了基于逐次逼近型前台校准方案,通过比较失调误差极性微调负载电容比值,改善不同工艺角下级间增益的线性度;针对失调和失配等因素导致的后级TDC量化溢出问题,引入数字冗余位校正电路——增加0.5位的冗余位改变子量化器的输出特性,使输入至下级的时间范围缩小一倍;针对流水线TDC在不同结构时量化速率和量化功耗需要综合考量的问题,采用2.5位差分型快速TDC结构的子量化器,大幅降低级联个数;针对大输入时间参量下选通器出现失真的问题,设计了选通判别模块和备选通道,有效提升了TDC的转换速率。最后,本文基于SMIC 55nm CMOS工艺,使用Cadence设计工具,完成了流水线TDC核心电路的电路设计、验证以及版图设计。仿真结果表明设计满足要求:在1.2V电源电压情况下,TDC的时间分辨率为1.37ps;测量范围为11.2ns;量化位数为13位;微分非线性（DNL）小于0.71LSB;积分非线性（INL）小于1.15LSB;输入信号的最大可转换速率为80MHz,此时的TDC功耗为32mW。
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