随着FPGA的快速发展,促使了SOPC系统的形成。为了使系统与外部设备实现通信,通常需要进行总线的扩展,而在扩展中串行总线以结构简单的优势,得到了广泛的应用。大多数总线控制器IP核是有自主知识产权的,为了更灵活的构建SOPC系统,有必要设计自己的IP核。IIC总线是一种结构简单,连线少,应用广泛的总线协议。本文针对Avalon总线接口及分频问题,在完全兼容IIC协议的前提下,提出了可配置的IIC协议控制器IP核结构,该IP核通过增加一个配置寄存器配置分频参数,并且在分频方式选择上,可以选择配置寄存器配置方式或传统的直接输入分频值的方式。当选择配置寄存器配置方式时,只需输入分频参数即可实现分频,使得分频值的输入更加简捷、方便。所设计的可配置的IIC协议控制器IP核分为四个模块,分别是IIC控制模块、并行数据收发模块、串行数据收发模块、时钟模块,应用Verilog语言编写了该IP核。并用软件进行仿真与综合,仿真结果表明,用配置寄存器配置分频参数所得到的分频值与由计算所得的结果一致,实现了在63MHz以下全局限时钟的分频以及数据的传输;综合结果表明,占用资源符合设计要求,最大全局时钟可以达到260MHz。使用Altera的FPGA对该IP核进行了验证,结果表明,将数据由PC机发送到带有IIC接口的EEPROM上并进行回读对比,得到一致的结果。