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21 世纪，微电子技术和通信技术的快速发展，芯片内信号处理与传输速率越来越快。电流舵DAC（Digital to analog converter）架构因具有高分辨率、高速、易进行操作等优点而被广泛应用于通信领域，高精度高速度电流舵DAC日益成为目前研究热点之一。电流舵DAC在高频时动态性能会出现明显地下降，限制电流舵DAC在高频时动态性能的主要因素已不再是电流源的静态误差，而是时序误差。自校正技术和开关序列排序等主流校正算法被用于校正电流源的静态误差，而几乎对 DAC 在高频时的动态性能没有提升效果。但是 Dynamic-Mismatch Mapping （DMM）校正算法着眼于减小电流源的动态误差，它能够明显地提升电流舵DAC在高频时的动态性能。又因为动态误差提取电路的精度将直接决定 DMM 校正算法的性能，为了充分利用先进工艺的优势以及提高 DMM 校正算法的性能，本论文将基于标准40nm CMOS工艺设计一款高精度低功耗动态误差提取电路。 动态误差提取电路包括低噪声电流驱动型双平衡无源混频器以及低噪声低功耗跨阻滤波器电路模块。首先，本论文优化混频器管子尺寸以及设计出专门的本振信号缓冲电路，很大程度上减小了混频器电路的噪声以及混频器电路对跨阻滤波器电路的噪声影响，同时又保证了动态误差提取电路提取精确的I/Q数据。其次，基于噪声、增益以及功耗的考虑，本论文将嵌套斩波与增益自举技术结合应用到全差分运放设计中，然后根据全差分运放架构的特殊性，设计了一款简单的共模反馈电路，显著地减少了运放的功耗。最后，本论文提出一种新型的高精度无电阻电压基准电路架构，采用了低功耗设计以及高阶曲率补偿技术，有效地减小了整体基准电路的功耗以及输出基准电压的温度系数。 本文基于标准40nm CMOS工艺完成了电路设计，分别对混频器电路以及跨阻滤波器电路进行了仿真。仿真结果表明，混频器电路的噪声系数仅仅为 3.467dB，跨阻滤波器整体增益为 92dB，带宽为 2MHz。然后完成了动态误差提取电路的版图设计，并利用提取的寄生参数进行电路系统整体性能验证仿真，芯片电路面积为0.125mm2。动态误差提取电路的精度为：幅度误差为5nA，时序误差为0.4ps，P1dB等于0.449mA，且IIP3等于0.942mA，等效输出噪声积分电压为17.176μV（积分范围为10Hz~1MHz），整体功耗为7.25mW，整体性能符合设计要求。