自然界中广泛存在的静电放电（ElectroStatic Discharge，ESD）现象是造成芯片失效的一个重要因素。目前集成电路广泛用于各种生活、生产电器中，因此，每年因静电放电造成集成电路的损坏而导致的经济损失非常严重。为了降低由此带来的损失，集成电路的ESD防护能力已是目前芯片设计时必须考虑的问题。近年来随着功率集成电路技术的蓬勃发展，功率集成电路的ESD防护能力也随之越来越得到重视。而以往对芯片ESD问题的研究主要集中于低压电路和器件，对高压集成电路的研究目前还很不成熟。LDMOS （Lateral Diffused MOS）器件由于具有易与CMOS工艺相兼容的特点而被广泛应用于功率集成电路中。研究LDMOS器件所面临的ESD问题对降低研发成本、提高功率集成电路可靠性具有重要意义。本文基于0.35μm40V/20V/5V BCD（Bipolar/CMOS/DMOS）工艺，使用TCAD仿真分析、器件的TLP （Transmission Line Pulse）与HBM （Human Body Model）测试、失效分析等相结合的研究方法，对LDMOS在ESD大电流注入下的器件特性进行研究，由此提出了器件在宽度方向上的电流不均匀性模型。在此模型的基础上，提出了新的器件结构，并进行实验验证。主要的创新工作和成果如下：1.基于Kirk效应原理，结合LDMOS体内寄生NPN的电流放大机理，对处于ESD应力下的LDMOS在宽度上的电流不均匀特性进行研究，提出了LDMOS电流不均匀性模型。LDMOS的电流不均匀特性可导致器件只有部分导通，从而限制了器件的抗ESD能力。基于此模型，设计了新型器件结构，通过器件漏端N+用场氧进行隔离，在不增大器件触发电压的情况下增加了器件的镇流电阻，抑制了LDMOS宽度方向上的电流不均匀性，使器件的ESD失效电流从1.06A提升至3.53A。2.基于LDMOS在大电流注入下发生Kirk效应的理论，分析了LDMOS器件维持电压特性的影响因素，指出了ESD大电流注入条件下Kirk效应将导致LDMOS器件出现维持电压过低现象。基于此原理，提出并验证了一种用于提升器件维持电压的抑制强折回（strong snapback）新结构，并对其ESD特性进行了深入的研究。该结构通过在器件漏端增加一个用于低压PMOS器件的浓度较高的Nwell，使器件漂移区漏端部分的掺杂浓度提升，以提高器件发生Kirk效应的电流密度，从而提升器件维持电压。新器件使维持电压由15V提升至29.8V，并且没有出现严重的折回过程。此外，研究了器件沟道长度、寄生BJT基区接地电阻、电流放大系数等参数对LDMOS器件维持电压特性的影响。通过采用电流放大系数较低的PLDMOS作为ESD保护器件，可得到无折回现象的TLP特性。3.提出了一种新的NPN-LDMOS结构，并对该器件在ESD应力下的特性进行了深入的研究与验证。该结构通过在LDMOS的漏端增加了一个寄生的低压NPN器件，不仅使LDMOS在ESD应力下的雪崩结由N+/Ndrift转换为N+/Pwell以提高器件的电离碰撞系数，也同时增加了器件的均匀导通特性。相比传统LDMOS，新器件的电流泄放能力由1A提升至3.2A，而其维持电压仅降低约6V。4.提出了一种用于CMOS芯片I/O引脚的新型SCR结构，并通过实验研究了器件的ESD特性。该SCR不仅可以通过内嵌的MOS器件雪崩击穿触发，还可以通过电源轨之间的寄生电容触发，其抗ESD能力远高于常规的MOS器件，因此可以用较小的器件宽度实现对I/O引脚的ESD保护。在占用面积相近的情况下，I/O引脚的失效电流较MOSFET结构提升了1倍，同时其内嵌的MOS结构可以对电源轨提供基本的ESD防护而几乎不增加占用的芯片面积。