集成电路(IC)工艺和设计方法的提高,在单个芯片上集成多个芯片实现更为复杂的功能成为可能,系统芯片(SOC)集成技术在这种背景下应运而生。SOC的实现是采用知识产权(IP)核复用的设计方法,在单个芯片上映射整个系统。这种复用的设计方式不但可以减小电子产品的体积,同时,还能提升产品开发速度,提高系统运行效率。随着SOC中对IP核数目集成数量的增加,性能不断提升,功能不断增强,其相应的测试数据量、测试功耗也急剧增加,如何降低SOC的测试时间从而降低其测试费用成为SOC系统级测试中亟待解决的首要问题。本文在研究SOC测试方法、测试压缩技术和测试结构的基础上,对目前SOC测试中存在的主要问题进行了分析,并且重点针对测试数据量大,耗费时间长的问题,对SOC测试数据压缩技术进行了研究,提出了一种基于数据相容性的测试数据压缩算法和一种基于变游程的测试数据压缩算法,主要研究成果如下:(1)提出了一种混合相容数据块的数据压缩编码算法,该算法根据测试数据中存在大量无关位测试数据存在相容性的特点,采用二进制代码表示具有相容性的测试数据,同时,对符合条件的测试数据采用一位压缩,从而大大的提高了压缩效率,同时提出了一种基于有限状态机和循环移位寄存器的解压缩算法,对ISCAS89部分标准电路实验结果表明,该方案具有高压缩率、硬件实现简单的特点;(2)提出了一种变游程的编码压缩算法,在基于数据相容性的测试数据压缩算法中,在解码电路中存在循环移位寄存器(CSR)的情况,分析了该CSR在实际应用中由于扫描链过长造成硬件开销过大的问题,提出了一种同时考虑0游程和1游程的变游程编码方法,该方法在应用在不需要对原始数据进行差分变化,可以在提高压缩效率的同时,减少解码的硬件开销,对ISCAS89部分标准电路实验结果表明,该方案性能更佳,将减少测试占用的时间。