SoC中,常常同时需要低频休眠时钟（比如32KHz）和高频工作时钟（比如16MHz或更高）。稳定可靠的片上时钟对于SoC是非常重要的,时钟发生器的精度往往决定了整个系统的性能,同时需要兼顾功耗和面积指标。本文通过锁相环技术将RC张弛振荡器和环形振荡器的优点结合起来,实现整体能耗效率的提升。采用RC张弛振荡器产生频率特性良好的32KHz时钟,然后再将该时钟信号作为输入参考信号,输入到环路中采用环形振荡器的锁相环频率合成器中,输出低功耗、高精度的16MHz时钟。常规结构RC张弛振荡器的电容面积较大。本文RC张弛振荡器采用多谐振荡器结构,负压充电结构使得电容面积比常规结构减小约一半;而且,多谐振荡器的长期稳定性较好,有利于提升系统的实时响应能力。锁相环的输入参考频率较低时,传统电荷泵锁相环中的环路滤波电容面积较大,不利于集成。本文采用数字锁相环方案,环路中的数字滤波器由比例积分控制器构成,使得锁相环的芯片面积大幅下降;优化了比例积分控制器的比例积分系数,提高了系统的PVT性能。特别地,本文提出了创新的非恒定分辨率斐波那契系数时间数字转换器结构和二进制输出模式,相比于传统恒定分辨率结构,同样环路锁定时间下,需要的D触发器和延时单元的数量大幅减小,降低了电路的功耗和面积。本文详细分析了数字锁相环的Z域模型,并基于Simulink进行数字锁相环的系统建模和环路参数设计。最后,基于0.18um CMOS工艺完成了晶体管级电路设计。仿真结果表明,输入参考频率32KHz,输出16MHz时,锁相环频率合成器的功耗约为190u W@2.4V,眼图抖动约为46ps,估算芯片面积仅约为0.03mm2;将第一级的RC张弛振荡器和锁相环频率合成器进行完整系统仿真,眼图抖动约为56ps@16MHz。