动态部分可重构(DynamicPartialReconfiguration，DPR)计算模式受到研究人员越来越多的关注；它以特有的体系结构，在处理算法时既能够像软件一样具有良好的可扩展性和灵活性，又能够像硬布线电路一样高效。该计算模式能够为对速度和灵活性都有较高要求的应用场合提供良好的支持。 FPGA作为动态部分可重构系统(DPRSystems，DPRS)的主流硬件平台在动态部分可重构系统中发挥着越来越重要的作用；基于FPGA的动态部分可重构系统在运行时会发生部分重构行为，导致需要对FPGA的部分配置信息重组；也就是发生逻辑模块的替换。当新的逻辑模块进入系统时，需要为之分配FPGA硬件资源，根据系统的体系结构为之确定布局位置。因为现有的大部分支持可重构的FPGA芯片的配置时延还比较大，因此，把这一过程耗费的时间尽量的减少能够对系统整体性能提升有重要影响。为此而采取的措施有模块映射序列的优化，预取技术，简化布局结构等等。但是任何一种方法都离不开高效的FPGA硬件资源管理。资源的管理和模块的布局算法有密切关系；常见的布局有1D、2D和3D布局算法。其中1D布局更加符合主流FPGA芯片的配置结构，从而配置过程的时间代价较小；但是随之带来的问题是FPGA芯片资源利用率不高。这种缺陷在粗粒度重构情况下并不明显；因此在1D布局下设计高效的资源管理单元对提升基于FPGA的粗粒度动态部分可重构系统有一定意义。 本文在分析动态部分可重构系统中常用布局模型的基础上，提出基于FPGA芯片1D布局下基于固定分区的资源管理模型——基于配置页的资源管理；分析了固定区域尺寸确定的方法；然后在XilinxVirtex-Ⅱ芯片上设计实现了该资源管理模型的原型系统的核心模块。本文提供了资源管理最基本的支持，并将资源管理的核心部分用硬件方式实现，并放置到芯片的可重构区域，当系统运行时可以动态的升级、替换资源管理算法模块；并且该模块采用嵌入式软核实现，在升级的同时保持硬件开销不会因算法复杂而硬件代价过多增加。