近年来,随着集成电路技术和印制电路板加工制造工艺的不断提高,纷纷出现的高速集成电路芯片及其构成的电子系统性能速度越来越快、面积越来越小、规模和密度越来越大。这在为用户带来方便的同时,也给数字设计者提出了巨大的挑战。电路系统设计过程中一个不可忽视的问题—信号完整性(Signal Integrity,SI)现象也日益突出,由它带来的信号的畸变、延迟以及幅度衰减等已逐渐成为制约电子系统性能、影响电子系统正常工作的重要瓶颈。为了解决信号完整性问题的影响,设计者需要在产品的规划、设计和成品调试的各个阶段考虑对该问题的发现和解决。本文结合“聚芯”SoC通用处理器开发板系统的设计,研究利用仿真手段在产品的设计阶段发现和解决信号完整性问题的方法。本文在简要介绍了高速电路设计中所面对的信号完整性问题后,首先建立了针对“聚芯”SoC开发板系统的信号完整性问题仿真环境;建立了“聚芯”SoC的IBIS模型文件,利用该模型对“聚芯”SoC所使用的I/O缓冲器进行初步的分析,并使对基于该芯片的系统的信号完整性仿真更加细致精确。本论文结合一款具有完全知识产权的“聚芯”SoC芯片,选用IBIS模型作为“聚芯”SoC的仿真模型,较好地解决“聚芯”SoC的稳定性问题,克服“聚芯”SoC产业化道路上的一个关键问题,在理论上和实际上均具有重大意义。