在通信系统中，由于信道噪声的存在使得传输的信号发生改变，从而在接收端发生错误。因此差错控制作为提高传输可靠性的关键技术，已成为通信领域多年来的研究热点。1993年C．Berrou等人提出的Turbo码具有接近Shannon极限的性能，被看作是信道编码理论发展史上的一个里程碑。Turbo码由于其优越的性能被第三代移动通信系统选定为信道编码的标准之一。由于在Turbo码的迭代译码过程中信息序列需经过反复的交织与解交织，从而导致非常可观的译码延时，而Turbo码译码器的结构也决定了其译码算法的较大运算量。因此，如何减少译码时延，快速高效地实现Turbo码编译码器具有重要的研究价值和应用前景。目前，主要是从译码算法上进行改进，也可采用并行译码技术通过增加译码器数量来减少译码时延。本论文给出了一种基于纯整数运算的Turbo译码算法FPGA实现方案。通过采用流水线技术和模块复用等优化设计，可以大大提高译码速度，减少资源消耗。整个设计用Verilog HDL语言描述，在Altera的StratixⅡ系列芯片上实现。论文分为六章，第一章为绪论，介绍了Turbo码和FPGA硬件实现相关背景。第二章为Turbo码的基本思想与编码结构，分别介绍了编码器和交织器结构等。第三章讨论了译码器的结构，并通过仿真分析比较了传统的MAP算法、LOG-MAP算法和新型纯整数LOG-MAP算法。第四章介绍了新型纯整数LOG-MAP算法的FPGA实现方案。第五章介绍了Turbo码译码器FPGA实现的性能测试等内容。最后一章为本论文的结论与展望。