测试费用在芯片成本中所占的比重越来越大。随着当今VLSI电路规模的增大和密度的提高，对电路的测试产生变得十分困难。虽然可测性设计技术的采用使某些电路测试产生变得相对容易，但完全扫描电路设计也造成了芯片面积的增大和芯片性能的下降。更糟的是完全扫描设计对某些电路是不可能的。因此对时序电路测试产生的研究一直受到工业界和学术界的重视。 本文针对时序电路测试产生问题进行了有益的研究。提出了一些改善时序电路测试产生效率的方法，使得测试产生的有效性得以提高。作者在分析了时序电路中两种不同的扇出形式及反馈线存在的特点之后，提出了压缩反馈线识别空间的最大无环区域概念以及从初级输出到初级输入的逻辑分层方法。这些策略较为有效地提高了反馈线的识别效率。同时针对采用迭代组合阵列模型的时序电路测试产生方法中的敏化路径选择问题做了深入的探讨，提出了三点针对时序电路特点的敏化路径选择规则，尤其是基于时间扩充的扩展敏化路径策略，可以避免敏化路径选择中的过多回溯。 在基于模拟的测试产生方法中，电路的初始化效率是一个很重要的问题。本文提出了基于同步时序电路存储元件输入引线逻辑定级和可控性排序的同步时序电路初始化策略。对电路中的触发器进行引导性赋值，并结合逻辑模拟的方法来检测同步时序电路是否可逻辑初始化以及给出初始化的引导序列，以便为基于模拟的时序电路测试产生提供一个较短的初始化序列。 在影响时序电路测试产生效率高低的一些因素中，不可测故障的影响是不可忽视的。文中也提出了基于可控性集合运算的识别时序电路部分不可测故障的方法。该方法可以很容易地识别时序电路中部分不可激活故障和不可传播故障，同时也可以识别时序电路中的部分无