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电阻抗成像技术(Electrical Impedance Tomography，简称EIT)是一种可视化、非侵入、低成本、无辐射的检测技术，已成为工业检测和医学检测领域的研究热点。随着电子技术的不断发展，EIT硬件系统已经开始向数字化和便携式的方向发展。目前传统微处理器结构的EIT硬件系统存在开发自由度不高、扩展性不强、信号完整性情况日益突出的问题。针对存在的问题，本文提出了基于SOPC的电阻抗成像硬件电路系统设计方案。
本文研究的主要内容包括EIT硬件系统体系结构、SOPC架构开发方法、基于Verilog HDL硬件描述语言IP核设计以及基于NiosⅡ软核的软件开发等。本文在前人研究工作的基础上，主要完成了以下工作：
1.本文介绍了EIT硬件系统的结构特点，详细分析了EIT硬件系统的性能需求和未来发展的趋势。在对比三种经典的EIT硬件系统方案的基础上，提出了基于SOPC的电阻抗成像硬件系统设计，并制作了各功能模块的实际电路。
2.本文研究了SOPC系统的具体开发模式，学习掌握了NiosⅡ内核的定制，Avalon总线的规范和IP核的设计。在此基础上对EIT硬件系统部分功能IP模块进行设计与实现，完成了DDS控制器与A/D转换控制器，FIR带通滤波器，数字相敏解调等IP核的设计。
3.在SOPCBuilder集成开发环境中完成各个IP核的系统集成，在NiosⅡ集成开发环境中编写各个功能模块的驱动程序，完成整个EIT系统的联合调试。调试结果表明，所设计的系统是可行的。