随着移动通信技术的高速发展,给人们带来更多便利的同时,日益增长的数据需求和业务需求使得移动通信技术必须向下一代移动通信技术(5G)发展。信道编码技术可以很好地改善通信系统的性能,提升通信系统质量,选择合适的信道编码解决方案便成为了一个重要的环节。LDPC码依靠其优异的纠错性能,成为了5G中移动宽带极高速率(eMBB)业务数据信息的长码块编码方案。本文将编译码算法与硬件仿真相结合,采用IEEE 802.16e标准下的QC-LDPC码进行编译码器的研究。针对传统准循环结构的LDPC码编码器存在编码复杂度过高、吞吐量过低及硬件资源消耗过大等问题,提出了一种高吞吐量低复杂度的QC-LDPC码编码器。本设计中,采用了一种行间并行列间并行的硬件处理结构计算中间变量,这种改进的编码器结构能够在提升编码并行度的同时有效降低编码器对逻辑资源以及存储器资源的占用。设计还对校验位的计算方式进行了优化,使编码器的吞吐量得到了进一步的提升。译码器方面,为了兼顾硬件实现的复杂度以及译码器的吞吐量,硬件结构设计上采用了部分并行结构,在译码算法上采用了加权最小和算法(NMSA),采用NMSA算法的硬件实现方案(FPGA或ASIC)中,通过适当的分块可以增加译码器并行度,提升译码器吞吐量。仿真的结果显示,对于码长为2304的IEEE 802.16e标准下的QC-LDPC码,在Xilinx XC7VX485T芯片上,此设计可以实现时钟频率233.18MHz,信息吞吐量达到22.36Gbps的编码器,且占用5631片芯片逻辑资源以及3456bit的RAM存储资源。译码器的时钟频率在415.62MHz,迭代10次的情况下,吞吐量可以达到787.26Mbps。