【摘 要】
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论文设计的微处理器核参考了ARM公司的ARM7TDMI,在指令集上和它兼容.通过对RISC结构微处理器的研究,论文设计中采用了取指、译码、执行、回写四级流水线结构.指令集中部分指
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论文设计的微处理器核参考了ARM公司的ARM7TDMI,在指令集上和它兼容.通过对RISC结构微处理器的研究,论文设计中采用了取指、译码、执行、回写四级流水线结构.指令集中部分指令可以在单时钟周期内执行完成,其它指令则在2到16个时钟周期内完成.论文中设计了取指单元、译码单元、中央控制单元、执行单元和回写单元,设计中十分注意各单元的模块化和可复用性,尽量降低单元间接口的复杂度.设计完成的微处理器核结构清楚,易于复用和扩充.微处理器核用Verilog语言在RTL级进行描述,然后分别使用SynopsysDesignCompiler和CadenceVerilog-XL进行综合和仿真.综合时使用TSMC0.25um 工艺库,时钟约束为50MHz时,微处理器核规模为33326个等效门(其中用寄存器实现的寄存器堆为15570个等效门),关键路径延时为18.60ns.微处理器核也进行了FPGA的硬件仿真并获通过.论文工作中还对取指单元用标准单元库方法做了物理设计,在上华用0.6um 工艺进行了流片,芯片引脚数为42,面积为2.3mm X 2.3mm(pad受限).
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