通信技术的发展对通信的速率和质量提出了更高的要求,SC-FDE通信系统以其抗多径干扰的能力和对系统硬件的要求较低等优点在近年来越来越受到关注。本文针对SC-FDE通信系统,研究并实现SC-FDE通信系统以及在该系统下LDPC的编译码技术。通过对几个均衡算法以及信道估计算法的比较,选择硬件复杂度较低的迫零算法作为硬件实现的方式。对FPGA的实现,本文具体给出了SC-FDE系统的各个关键模块的详细设计并仿真了SC-FDE系统在SUI-3信道模型下的性能。对于LDPC的编译码技术,本文采用IEEE802.16e标准的1/2码率扩展因子为64的LDPC码。对于编码部分,本文根据该标准下的基校验矩阵推导了编码算法的公式,并对编码算法的复杂度做出了分析；对于译码部分,本文比较了多种LDPC译码算法并选择了硬件易实现的最小和算法作为实现方案。关于LDPC编译码系统的硬件实现,本文分别阐述了编译码系统的FPGA设计的实现方法。采用全并行的结构方式实现LDPC’快速编码系统以尽可能发挥FPGA的并行优势；通过对LDPC译码公式的分析,设计了能够实现双包译码的LDPC译码系统并对其中关键的VUC单元以及HUC单元进行流水线改进从而提高译码速率。最后,对LDPC整体系统进行连调测试并验证能正常工作。