随着半导体器件特征尺寸的减小,尤其是到纳米阶段,芯片的物理设计面临时序收敛、低功耗、可制造性等很多巨大挑战。时钟设计与综合是影响时序收敛的关键。本文分析了目前集成电路中时钟设计的背景,并介绍了时钟树综合的相关理论知识和数字物理后端设计的参考流程。结合经常被使用的几种时钟网络的结构,研究了一种混合时钟设计的方法。这种方法是包括了底层的local tree和顶层的top tree两部分,顶层的top tree通过H-tree来驱动mesh网络,这种方法可以很大程度的平衡时钟的偏差,底部local tree的设计采用聚类的思想,这样使时钟路径保持相对接近,这两种设计都可以有效的减小时钟偏差,同时能够减小OCV对时钟的影响。最后在40nm工艺下,实现了这种时钟结构,很大程度的减小了时钟偏差和OCV对整个电路的影响,论文中介绍了整个设计的思想和算法,并详细分析了实现流程步骤。结果表明,使用这种时钟结构,能够有效的减小时钟偏差和OCV对设计的影响,将时钟偏差控制在50ps以内,体现这种时钟结构的优越性。