设计技术和生产技术的进步，使得集成电路的规模越来越大，SOC也随之出现。为了提高设计的成功率，并能产品尽快地投放市场，SOC设计中广泛采用了IP核复用技术。但随着SOC功能的不断扩大，以前一些小的SOC已成为新的IP核，这样就造成了SOC呈现了多嵌入层的结构，随之而来的层次化SOC的测试问题也越来越复杂。如何降低层次化SOC的测试复杂度，缩短其测试时间成为了一个迫切需要解决的问题。目前，设计者主要通过硬件和软件两个方面来改善SOC的测试效率。硬件方面主要是指测试架构的设计，其中包含测试封装单元（Wrapper Cell）、测试寻访机制（TAM）等。软件方面主要是指的测试调度策略的制定。国内外针对这两个方面的研究工作开展了很多，但其主要是针对平坦化的SOC进行的，而对于层次化的SOC所开展的DFT研究工作却很少，本文正是基于此对层次化SOC的测试架构和测试调度策略展开相关的研究工作。本文以测试时是否将每个IP核看做一个整体进行测试为出发点，提出了两种不同的层次化SOC DFT设计方案，并根据这两种方案分别制定了不同的可测性设计架构和测试调度优化策略算法，并在ITC‘02国际标准基准电路上进行了验证。同时为了进一步说明方案的实用性，还选取了项目组自行研制的EPON-MAC SOC芯片作为载体进行相关的算法验证。结果表明本文提出的两种层次化SOC DFT设计方案均能实现层次化SOC测试时间的有效缩短。本文的主要研究内容和成果有：1、提出了一种基于双层次协同优化的层次化SOC DFT设计方案，此方案在测试时将层次化SOC中的每个IP核均作为一个整体来测试，主要是用来克服传统的SOC测试调度策略优化仅在SOC顶层进行的缺点。通过对测试架构和测试调度策略两个方面进行优化，使得层次化SOC测试时间尽量短。2、针对上述的可测性设计方案，设计了相应的测试架构。并提出了一种既可以实现父核和子核并行测试又可以实现IP核间连线测试的复合型Wrapper单元，并针对此Wrapper单元设计相应的TAM结构，TAM测试控制单元等关键单元电路结构。3、针对上述的测试架构建立相应的测试调度优化策略模型与算法。该算法将层次化SOC测试调度问题比拟成装箱理论问题，从IP核层和SOC TOP层两方面进行测试调度的优化工作，在有限的测试资源（通常指的是TAM宽度）条件下，保证整个层次化SOC测试时间最短，同时也可以保证IP核层单独进行测试时的测试时间尽量短。将该方法应用于ITC’02国际基准电路的验证结果表明该方法的求解结果优于原有的方法。4、提出了一种基于扫描链伪平面化的层次化SOC DFT方案。该方案能保证层次化SOC在工作时保持原有的层次关系不变，而测试时将位于不同IP核内的ISC伪化到同一个平面上进行测试调度优化，也即不再将每个IP核作为一个整体进行测试。此方案主要目的是为了改善当一个IP核中的某一条或几条内部扫描链长度明显大于其它条内部扫描链链长时造成的测试资源的利用率过低问题。5、针对上述的测试方案设计了测试架构，建立了相应的算法模型。使用基于扫描链伪平面化优化策略时，层次化SOC中位于不同IP核的内部扫描链能在一个伪平面上重构组成新的扫描链，将这些新的扫描链进行均衡即可以实现层次化SOC的测试时间最小化，同时又能在SOC正常工作状态时保持原有的层次关系不变。实验结果表明此方法使得层次化SOC的实测时间得到了更进一步的缩短。但利用这种方法时每个IP核原有的测试图形也要进行重组，增加了相应工作的复杂度。