论文部分内容阅读
随着集成电路器件特征尺寸进一步微缩,源漏结深越来越浅,传统硅器件的pn结源漏将带来较大的源漏接触电阻和寄生导通电阻,而如何形成浅结也是一个巨大挑战。肖特基势垒场效应晶体管(SBFET)具有低源漏寄生电阻和易于实现浅结的优势,得到了业界的广泛关注。但是其源漏极与沟道区的肖特基势垒受源漏极金属材料和接触界面特性的限制,导致接触势垒偏高,严重制约了器件的开态电流。于是人们在器件制造中引入了杂质分凝技术(DS),使源漏两极与衬底、沟道之间形成一重掺杂薄层,以期降低肖特基势垒,提升器件开态电流。本论文分三个部分对DS-SBFET的工作原理进行了仿真研究,评估了其应用前景。第一部分：介绍了Crosslight公司器件仿真软件Apsys的使用方法和仿真中所需使用的隧穿机制模型,并以一个简单的肖特基接触为例对仿真步骤进行了介绍。第二部分：详细研究了杂质分凝肖特基接触,即Shannon接触的特性。论文使用Apsys对Shannon接触进行仿真研究,再利用仿真I-V数据反向提取对应结构的有效肖特基势垒。结果表明通过适当调整Shannon接触中重掺杂薄层的厚度(小于10nm)与掺杂浓度,即可得到不同有效势垒高度的接触。其中,对于金属/p+-n结构的Shannon接触,在金属功函数为4.7eV,衬底掺杂浓度为1e15cm-3的条件下,有效势垒的变化范围在0.66eV-0.93eV；而金属/n+-n结构的Shannon接触在一定参数设置下可以成为势垒极低的欧姆接触。第三部分：首先建立了45nm和65nm工艺代下的传统NMOSFET模型,得到与文献报道相近的仿真结果。然后,对DS-SBFET与传统FET进行了对比研究,揭示了DS-SBFET具有高开态电流的可能原因：1)不存在传统源漏扩展区所带来的寄生导通电阻；2)重掺杂薄层强烈影响沟道区载流子分布,拉低器件的阈值电压。研究也指出,重掺杂薄层未耗尽的DS-SBFET与传统无源漏扩展区的MOSFET在工作原理上无本质区别；而重掺杂薄层耗尽的器件,开态电流将低于实验报道的数据,且同样将具有严重的短沟道效应。最后,本论文提出一种源漏重掺杂薄层不对称的DS-SBFET器件结构,该结构在一定程度上可以缓解对称DS-SBFET严重的短沟道效应,但其开关电流比仍然不能和传统的有源漏扩展区的MOSFET相提并论。因此,我们认为对于当今65nm,45nm技术代甚至更小尺寸技术代DS-SBFET并不能替代有源漏扩展区的传统MOSFET。