随着CMOS特征尺寸缩小和电源电压的幅值降低,开关速度的提升以牺牲模拟电压信号动态范围为代价,电压域可实现的信噪比越来越低。事实上,当前CMOS技术进入深亚微米级系统,电压分辨率已可以被时间边沿分辨率超越,目前ADC的架构研究中,将电压域模拟电压信号转化到时域数字脉宽信号进行处理已是新的研究趋势。时域ADC充分发挥出纳米级CMOS工艺下开关速度的优势,并且在相同速度与精度下,时域ADC的面积与功耗是传统电压域ADC不可匹及的。但是,目前时域ADC的性能完全依赖高速的传输门以实现ADC的高速与高精度,未能突破工艺与结构上的瓶颈,希望得到GS/s下10 bit以上的ADC依然没有好的解决方法,不适用于当前雷达系统或高速通信系统等高科技领域。本论文针对当前时间域ADC中存在的问题,创新性地提出了一种电压域-时间域混合结构的两步式ADC的设计方案,并且利用时间域ADC的时间域可变增益优点,在不降低后级精度的前提下,取消了传统电压域两步式ADC中使用的余差放大器单元,有效地解决了使用余差放大器引入的电容失配与共模偏移效应,充分发挥出时间域小面积低功耗,并且高速高精度的优势。论文使用时域交织技术进一步提高了整体ADC的速度,在UMC 28 nm工艺下整体ADC后仿真达到2GS/s 10.2 bit的优异性能。另外,本文详细分析与说明了一些时域交织中存在的非理想因素,提出一种复用环形振荡器结构以降低通道间的失配。另外,论文改善了传统时间域ADC中存在的诸多非理想因素,设计了一种电容下极板采样的高线性度电压时间转换器电路与一种高分辨率时钟下低误码率的时间数字转换器电路。最后,相适配于本论文设计的其他电路,例如低谐波失真的栅压自举开关电路、高速比较器电路、多通道的时钟产生电路与高速数字码的读出电路等关键电路也被详细说明。本论文的设计严格遵循模数混合集成电路设计流程,从系统框架、指标的确定到单元电路模块的设计与前仿真,接着实现整体电路的设计与前仿真,最后进行版图的绘制与后仿真。最终在UMC 28nm标准CMOS工艺下,实现了输入信号频率100MHz,摆幅500m V时,双通道2GS/s采样率下,整体ADC达到61.3 d B的SNDR与70.1d B的SFDR,精度达到10.2 bit,芯片版图有效面积为0.13 mm~2,整体功耗为19 m W的性能表现。