FPGA(Field Programmable Gate Arrays)是目前广泛使用的一种可编程逻辑器件,FPGA的出现不仅使得ASIC(Application Specific Integrated Circuits)产品的上市周期大大缩短、节省大量的开发成本,还弥补了PLD和ASIC之间的空白。本文针对复旦大学微电子研究院自主设计研究的名为FDP-3的FPGA芯片,使用Verilog HDL语言对其进行建模。采用编写Perl程序把网表文件直接转化成Verilog格式文件的方法,大大减少了工作量和出现手写错误的可能。模型在ModelSim软件中进行仿真验证。通过一个具体实例,证明本文建模方法和所建模型的正确。本文的另一工作是利用所建的Verilog HDL模型对FDP-3芯片的可编程逻辑资源的测试方法进行了改进。从FPGA最小的逻辑单元开始,设计了9种测试配置和对应的测试向量对逻辑单元进行完全充分的测试。经TurboFault软件验证,对逻辑资源的测试的故障覆盖率可达100%。并且在考虑整体逻辑资源级联的基础上,这些测试配置和测试矢量理论上亦可对芯片内所有逻辑单元达到完全的测试。