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随着信息技术的发展,高速的数据采集和传输在宽带通信、工业控制、测试设备、医疗仪器和军用雷达等领域应用日益广泛,基于低压差分信号(Low voltage differential signal,LVDS)高速串行信号传输的接口技术已成为微电子领域的研究热点之一。锁相环作为LVDS高速接口系统的重要模块,其输出噪声性能直接影响整体系统性能。本论文研究工作围绕应用于LVDS高速接口系统的锁相环电路展开,重点研究减小相位噪声的设计方法和技术,主要工作内容包括:(1)对锁相环内部噪声进行了具体分析,并提出了系统级减小噪声的方法。用线性分析法推导了每个噪声源到输出端的传递函数及其噪声贡献,得出锁相环环路参数对输出噪声的影响,提出了优化环路参数减小噪声的方法。采用了合理分配电源电压、片内集成了低压差稳压器(LDO)的方法,减小了电源噪声的影响。(2)对锁相环各个模块电路进行研究,并提出了电路级减小噪声的方法。采用了改进的鉴频鉴相器结构,解决了“死区”的问题,且导通时间仅为632ps,达到了降低时钟抖动的目的;采用了单位增益放大器“自举”型电荷泵结构,减小了由于电荷共享引起的控制电压纹波,其中电流源采用了共源共栅结构,提高了电流源的匹配度,相位噪声仅为-234.9dBc/Hz@1MHz,达到了降低时钟抖动的目的;在滤波器中采用了双控制通路的方法,在保证宽的调节范围的基础上,将环路中压控振荡器的增益减小为单控制通路的1/3,进而达到抑制带内相位噪声的目的。(3)对锁相环版图级进行减小噪声的设计,并给出后仿真结果。基于中芯国际(SMIC)0.18μm CMOS Mixed-signal 1P4M(一层多晶硅四层金属)工艺,采用了根据信号的流向合理布局布线的方法,减小了非理想因素的影响,达到了减小噪声的目的,其版图面积约为700μm*320μm。在输入频率25MHz,输出频率1.6GHz时,后仿真结果表明,环路锁定时间约为4μs,相位噪声特性能够达到-102dBc/Hz@1MHz,总功耗电流为5mA。本文设计的电荷泵锁相环具有锁定速度快、相位噪声小等性能,达到设计指标,满足LVDS高速接口电路的时钟需求。所提出的设计方法对高性能低相位噪声锁相环设计提供了一定的参考和借鉴。