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介绍了 10 0Mbit/s以太网卡控制芯片设计体系结构 ,提出在该芯片设计流程中采用静态时序分析对设计进行门级验证 .该设计的门级验证结果表明采用静态时序分析提高了该网卡芯片设计中时序设计的准确性 ,提高了验证效率 ,从而加快了设计的周期
100Mbit/s以太网卡芯片设计与静态时序分析
【摘 要】
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介绍了 10 0Mbit/s以太网卡控制芯片设计体系结构 ,提出在该芯片设计流程中采用静态时序分析对设计进行门级验证 .该设计的门级验证结果表明采用静态时序分析提高了该网卡芯
【机 构】
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华中科技大学图像识别与人工智能研究所
【出 处】
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华中科技大学学报(自然科学版)
【发表日期】
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2003年07期
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