【摘 要】
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结合视频模式识别模块的仿真验证，介绍了一种基于Verilog的随机时钟误差测试平台的设计方法。利用Verilog提供的随机数生成函数，并对其加以改进，生成一组近似高斯分布的随机向量
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结合视频模式识别模块的仿真验证，介绍了一种基于Verilog的随机时钟误差测试平台的设计方法。利用Verilog提供的随机数生成函数，并对其加以改进，生成一组近似高斯分布的随机向量，仿效输入信号的真实行为对模块进行仿真。实验结果表明：该方法较好地验证了时钟抖动及信号间随机相位偏差对设计的影响，可用于一些需要进行随机测试的仿真验证中。
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