【摘 要】
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提出了一种应用于10Gb/s高速串并接口电路(Serdes)的高性能锁相环。采用正交压控振荡器(QVCO)实现4路等相位间隔的5GHz时钟,输出采用2分频单转差缓冲器,实现可忽略相差的8路
【机 构】
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中国科学技术大学电子科学与技术系,
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提出了一种应用于10Gb/s高速串并接口电路(Serdes)的高性能锁相环。采用正交压控振荡器(QVCO)实现4路等相位间隔的5GHz时钟,输出采用2分频单转差缓冲器,实现可忽略相差的8路等相位间隔的2.5GHz时钟。电荷泵中采用负反馈技术,以提高电流匹配性能。在SMIC 40nm工艺下完成设计,在1.1V的供电电压下,锁相环的总电流为7.6mA,输出5GHz时钟在10kHz~100 MHz积分范围内的均方根抖动约为107fs,芯片尺寸仅为780μm×410μm。
A high performance PLL with 10Gb / s high speed serial interface circuit (Serdes) is proposed. A quadrature voltage-controlled oscillator (QVCO) is used to achieve 4 equal-phase 5GHz clocks and a 2-frequency single-slip buffer for negligible difference in 8-channel 2.5GHz clocks. Negative feedback in charge pump technology to improve the current matching performance. Designed at SMIC 40nm, the total current of the PLL is 7.6mA at a supply voltage of 1.1V. The rms jitter of the output 5GHz clock in the 10kHz to 100MHz integration range is about 107fs and the chip size is only 780 μm × 410 μm.
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