【摘 要】
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针对目前浮点运算单元在处理向量点乘运算时存在数据相关性的问题，提出一种低延迟单周期的累加单元结构。该结构用于7级流水的可配置乘累加单元，可兼容双精度浮点、双单精度浮
【机 构】
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浙江大学超大规模集成电路设计研究所
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针对目前浮点运算单元在处理向量点乘运算时存在数据相关性的问题，提出一种低延迟单周期的累加单元结构。该结构用于7级流水的可配置乘累加单元，可兼容双精度浮点、双单精度浮点以及32位有符号数，且能对后置模块进行操作数隔离与门控时钟的低功耗处理。在Viterx-4平台上实验结果表明，该结构具有高性能、低延迟、单周期完成数据吞吐等特点，与使用Xilinx浮点IP的设计面积相比，时间积减少30％以上。
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