【摘 要】
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探讨了在使用VHDL（甚高速集成电路描述语言）进行数字电路设计时，如何设置数字电路设计中的数据对象的若干问题。在简单介绍VHDL的发展后给出VHDL的数据对象（常量、信号和变量）一些
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探讨了在使用VHDL（甚高速集成电路描述语言）进行数字电路设计时，如何设置数字电路设计中的数据对象的若干问题。在简单介绍VHDL的发展后给出VHDL的数据对象（常量、信号和变量）一些基本概念的基础上，重点阐述了VHDL设计中的信号与变量这两个极易混淆的数据对象在使用上的区别，并通过若干相似实例程序的仿真波形图显示这一区别；最后给出了应用VHDL进行设计过程中应注意的问题。
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