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中断属于CPU的稀缺资源，在多外设系统中可能存在CPU的中断管脚数量少于外设数量的情况，需要将多路中断信号复用。在FPGA上使用Verilog HDL语言设计了一种中断控制器，可将32路中断信号复用成1路中断信号，减少对CPU中断资源的占用。该中断控制器使用简单，无需CPU对其进行配置，并具备中断信号锁存功能，在CPU进入中断服务程序后或处于中断屏蔽状态时，能够继续接收外设的中断信号，避免了中断信号的丢失。该中断控制器已在实际项目中应用，经验证其工作稳定可靠，达到了预期效果。