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摘要：本文基于HMC833LP6GE多核VCO锁相环芯片，采用乒乓式锁相环结构形式，通过手动校准预置VCO子段快速搜寻方法，实践并优化关键设计参数，实现了C频段4～6GHz、跳速30000跳/秒、频率转换时间50ns的宽带高速跳频的频率源设计。
关键词：跳频；锁相环；HMC833；C频段；频率源
1 引言
频率源是现代微波通信系统的“心脏”，作为本振信号和中频信号进行上、下变频，或者直接用作时钟信号，其性能优劣直接关系到整个系统的抗干扰性、隐蔽性及数字处理能力。随着电子对抗、跳频抗干扰、隐蔽通信等领域技术的发展，对频率源在高频率、宽频带、低相噪、高跳速、小体积等方面提出越来越高的要求。跳频工作频率更宽、频率转换时间更短、体积功耗重量更小的跳频源一直是中外射频设计师的研究热点。乒乓式锁相环结构能够缩短一半的锁相时间，常常被用于高速跳频系统中，具有输出杂散好、结构简单的特点[1]。
2 设计原理
某新一代预研通信项目的信道变频模块需要一个宽带高速跳频本振信号，其关键指标包括：频率4～6GHz、频率分辨率100Hz、跳频速率20000跳/秒、频率转换时间100ns、相位噪声优于-95dBc@10kHz，杂散优于-60dBc。锁相环（PLL）和直接数字频率合成（DDS）是实现频率源的两种主要方式，PLL受限于锁频时间和高分辨率，DDS受限于宽带高频和杂散抑制。经技术指标分析并结合软件仿真，本文基于锁相环芯片HMC833，利用乒乓式锁相环实现快速跳频切换，实现低成本、小型化的宽带高速跳频的频率源。
PLL1与PLL2采用基于HMC833频率合成器芯片进行设计，两者电路一致，由外部100MHz晶振和FPGA提供参考时钟和SPI控制，然后通过3个单刀双掷射频开关HMC347进行乒乓式快速切换，提高PLL1与PLL2的输出隔离度。链路中的高通滤波器HPF3800用于抑制HMC833的基频VCO频率（2～3GHz），固定增益放大器不仅用于提高输出功率，而且作为反向隔离可避免锁相环输出的负载牵引。当HMC347的跳频切换脉冲（跳频速率）为上升沿时，表示使用PLL1输出频率f1，同时FPGA经SPI2接口给PLL2预置频率f2，即PLL2处于锁频状态。反之，当HMC347的跳频切换脉冲为下降沿时，表示使用PLL2输出频率f2，同时FPGA经SPI1接口给PLL1预置频率f3，即PLL1由上一跳的工作状态切换为锁频状态。依次循环，两个锁相环交互乒乓式不断切换“工作-锁频”状态，跳频切换时间取决于射频开关的捷变时间，跳频速率取决于锁相环的锁频时间。
3 设计实现
ADI公司的HMC833LP6GE是一款集成PLL+VCO的小数N分频锁相环，内部基频VCO由四个子VCO复合而成，结合输出分频器与倍频器，输出频率范围可达25～6000MHz。鉴相频率支持100MHz，24位步长小数精度，输出功率可编程调节0～9dBm[2]。具有业界领先的超低相位噪声和优异杂散性能，最大限度的减小阻塞效应和提高频谱纯度。射频开关芯片选用ADI公司的HMC347ALP3E，频率覆盖DC至14GHz、隔离度45dB、切换响应时间约10ns，使用-5V/0V双路控制且无需供电的吸收型单刀双掷开关[3]。
根据设计需求，HMC833输出选择倍频模式，可输出频率3～6GHz，满足4～6GHz；鉴相频率为50MHz，频率分辨率= 50MHz/224≈3Hz，满足100Hz；HMC347开关切换约10ns，附加控制时延不大于20ns，满足100ns。
锁相环的环路滤波器参数与鉴相频率、相位噪声、锁定时间等指标密切相关，实践证明环路带宽越大、鉴相频率越高，則带内相位噪声越好、锁定时间越小[2]。本文中设计典型二阶无源环路滤波器，借助ADI公司ADIsimPLL_V4.2软件，当环路带宽294kHz，相位裕度55.4°时，仿真得到锁定时间约25us，相位噪声约-103dBc@10kHz。
FPGA按照SPI串口控制协议分别控制两个锁相环，首先完成18个32位寄存器初始化，然后执行20个频点的频率跳频流程。优化后的初始化序列为：Reg 00h=00002000h；Reg 01h=00000208h；Reg 02h=00000210h；Reg 05h=00162828h；Reg 05h=0060A028h；Reg 05h=00E09028h；Reg 05h=00201828h；Reg 05h=000F8828h；Reg 05h=00700028h；Reg 06h=030F4A30h；Reg 07h=002D4E38h；Reg 08h=C1BEFF40h；Reg 09h=5CBFFF48h；Reg 0Ah=00084650h；Reg 0Bh=0F806158h；Reg 0Fh=00008178h；Reg 03h=00003018h；Reg 04h=19999A20h。
4 性能测试
在研制接收信道变频设计中，依据图1原理框图，设计宽带高速跳频的频率源作为本振信号，其PCB实物频率源局部见图2左。PLL1上电初始化后输出4.8GHz，通过频谱仪测试相位噪声-99.5dBc@10kHz，带内杂散-73.4dBc，满足技术要求。
HMC833内部的自动校准模式控制简单，但实测锁频时间平均约46us。为进一步缩短锁频时间得到足够余量，采用手动校准模式。首先在自动校准模式下对输出频率4～6GHz进行1MHz步进扫频，回读寄存器VCO_Reg 00h对应每个频点VCO调谐变容管的子带数值，存入EEPROM存储器，组成一张“频率—子带”对照表。然后初始化为手动校准模式，FPGA在更改频率时可同时提取该频率所属的VCO调谐子带数值，即省去了VCO自动校准时间约20us，此时任一跳频频率解调后查看波形见图2右。经10个测试频率多次验证，锁频时间平均约26us，满足50us即20000跳/秒，频率转换时间平均约47ns，满足100ns技术要求。
5 结束语
本文介绍了基于HMC833LP6GE芯片的乒乓式锁相环频率源的工作原理及实现方法，并给出了具体的设计参数和测试方法。结果表明频率源可支持C频段带宽2GHz、3万跳/秒、转换50ns的跳频能力，兼有超低相位噪声及优异杂散性能，满足军用及工业级应用环境，具有很好的参考价值与一定的工程意义。
参考文献
[1]远板俊昭.锁相环（PLL）电路设计与应用[M].北京：科学出版社.2011.
[2]刘颖.锁相环中鉴相器和环路滤波器的设计[D].西安：西安电子科技大学.2013.
（作者单位：广州海格通信集团股份有限公司南京研究所）
关键词：跳频；锁相环；HMC833；C频段；频率源
1 引言
频率源是现代微波通信系统的“心脏”，作为本振信号和中频信号进行上、下变频，或者直接用作时钟信号，其性能优劣直接关系到整个系统的抗干扰性、隐蔽性及数字处理能力。随着电子对抗、跳频抗干扰、隐蔽通信等领域技术的发展，对频率源在高频率、宽频带、低相噪、高跳速、小体积等方面提出越来越高的要求。跳频工作频率更宽、频率转换时间更短、体积功耗重量更小的跳频源一直是中外射频设计师的研究热点。乒乓式锁相环结构能够缩短一半的锁相时间，常常被用于高速跳频系统中，具有输出杂散好、结构简单的特点[1]。
2 设计原理
某新一代预研通信项目的信道变频模块需要一个宽带高速跳频本振信号，其关键指标包括：频率4～6GHz、频率分辨率100Hz、跳频速率20000跳/秒、频率转换时间100ns、相位噪声优于-95dBc@10kHz，杂散优于-60dBc。锁相环（PLL）和直接数字频率合成（DDS）是实现频率源的两种主要方式，PLL受限于锁频时间和高分辨率，DDS受限于宽带高频和杂散抑制。经技术指标分析并结合软件仿真，本文基于锁相环芯片HMC833，利用乒乓式锁相环实现快速跳频切换，实现低成本、小型化的宽带高速跳频的频率源。
PLL1与PLL2采用基于HMC833频率合成器芯片进行设计，两者电路一致，由外部100MHz晶振和FPGA提供参考时钟和SPI控制，然后通过3个单刀双掷射频开关HMC347进行乒乓式快速切换，提高PLL1与PLL2的输出隔离度。链路中的高通滤波器HPF3800用于抑制HMC833的基频VCO频率（2～3GHz），固定增益放大器不仅用于提高输出功率，而且作为反向隔离可避免锁相环输出的负载牵引。当HMC347的跳频切换脉冲（跳频速率）为上升沿时，表示使用PLL1输出频率f1，同时FPGA经SPI2接口给PLL2预置频率f2，即PLL2处于锁频状态。反之，当HMC347的跳频切换脉冲为下降沿时，表示使用PLL2输出频率f2，同时FPGA经SPI1接口给PLL1预置频率f3，即PLL1由上一跳的工作状态切换为锁频状态。依次循环，两个锁相环交互乒乓式不断切换“工作-锁频”状态，跳频切换时间取决于射频开关的捷变时间，跳频速率取决于锁相环的锁频时间。
3 设计实现
ADI公司的HMC833LP6GE是一款集成PLL+VCO的小数N分频锁相环，内部基频VCO由四个子VCO复合而成，结合输出分频器与倍频器，输出频率范围可达25～6000MHz。鉴相频率支持100MHz，24位步长小数精度，输出功率可编程调节0～9dBm[2]。具有业界领先的超低相位噪声和优异杂散性能，最大限度的减小阻塞效应和提高频谱纯度。射频开关芯片选用ADI公司的HMC347ALP3E，频率覆盖DC至14GHz、隔离度45dB、切换响应时间约10ns，使用-5V/0V双路控制且无需供电的吸收型单刀双掷开关[3]。
根据设计需求，HMC833输出选择倍频模式，可输出频率3～6GHz，满足4～6GHz；鉴相频率为50MHz，频率分辨率= 50MHz/224≈3Hz，满足100Hz；HMC347开关切换约10ns，附加控制时延不大于20ns，满足100ns。
锁相环的环路滤波器参数与鉴相频率、相位噪声、锁定时间等指标密切相关，实践证明环路带宽越大、鉴相频率越高，則带内相位噪声越好、锁定时间越小[2]。本文中设计典型二阶无源环路滤波器，借助ADI公司ADIsimPLL_V4.2软件，当环路带宽294kHz，相位裕度55.4°时，仿真得到锁定时间约25us，相位噪声约-103dBc@10kHz。
FPGA按照SPI串口控制协议分别控制两个锁相环，首先完成18个32位寄存器初始化，然后执行20个频点的频率跳频流程。优化后的初始化序列为：Reg 00h=00002000h；Reg 01h=00000208h；Reg 02h=00000210h；Reg 05h=00162828h；Reg 05h=0060A028h；Reg 05h=00E09028h；Reg 05h=00201828h；Reg 05h=000F8828h；Reg 05h=00700028h；Reg 06h=030F4A30h；Reg 07h=002D4E38h；Reg 08h=C1BEFF40h；Reg 09h=5CBFFF48h；Reg 0Ah=00084650h；Reg 0Bh=0F806158h；Reg 0Fh=00008178h；Reg 03h=00003018h；Reg 04h=19999A20h。
4 性能测试
在研制接收信道变频设计中，依据图1原理框图，设计宽带高速跳频的频率源作为本振信号，其PCB实物频率源局部见图2左。PLL1上电初始化后输出4.8GHz，通过频谱仪测试相位噪声-99.5dBc@10kHz，带内杂散-73.4dBc，满足技术要求。
HMC833内部的自动校准模式控制简单，但实测锁频时间平均约46us。为进一步缩短锁频时间得到足够余量，采用手动校准模式。首先在自动校准模式下对输出频率4～6GHz进行1MHz步进扫频，回读寄存器VCO_Reg 00h对应每个频点VCO调谐变容管的子带数值，存入EEPROM存储器，组成一张“频率—子带”对照表。然后初始化为手动校准模式，FPGA在更改频率时可同时提取该频率所属的VCO调谐子带数值，即省去了VCO自动校准时间约20us，此时任一跳频频率解调后查看波形见图2右。经10个测试频率多次验证，锁频时间平均约26us，满足50us即20000跳/秒，频率转换时间平均约47ns，满足100ns技术要求。
5 结束语
本文介绍了基于HMC833LP6GE芯片的乒乓式锁相环频率源的工作原理及实现方法，并给出了具体的设计参数和测试方法。结果表明频率源可支持C频段带宽2GHz、3万跳/秒、转换50ns的跳频能力，兼有超低相位噪声及优异杂散性能，满足军用及工业级应用环境，具有很好的参考价值与一定的工程意义。
参考文献
[1]远板俊昭.锁相环（PLL）电路设计与应用[M].北京：科学出版社.2011.
[2]刘颖.锁相环中鉴相器和环路滤波器的设计[D].西安：西安电子科技大学.2013.
（作者单位：广州海格通信集团股份有限公司南京研究所）