论文部分内容阅读
在通信系统的接收机中，解调器的输出通常是串行的“软比特”信息。利用模拟电路设计的信道译码器需要并行的数据，以实现后验概率译码计算。为了实现串并转换以及降低模拟译码器的复杂度和功耗，利用0．6μmCMOS工艺，为模拟译码器设计了新型的二级流水线结构的输入接口电路。在实现“软比特”信息串并转换的同时，具有概率分离计算功能。模拟结果表明，该电路比传统的设计方法降低了功耗和芯片面积，工作速度可达50MHz，整体功耗为304．8μW。