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首先证明了DTMB系统中采用的BCH码是纠错能力为1的循环汉明码，并基于此提出了适用于该BCH码的译码算法，及其串行和并行两种FPGA实现电路。考虑到该BCH缩短码的特性，通过修改差错检测电路，使其译码时延缩短34％。实验结果表明，译码器译码正确无误，FPGA资源占用极少。串行译码器总时延为762个时钟周期，最大工作时钟频率可达357MHz。并行译码器总时延仅为77个时钟周期，最大工作时钟频率可达276MHz。