【摘 要】
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针对传统主从通信数据冗余和数据处理效率低下的现象,基于FPGA提出一种采用RS 485通信标准的主从通信系统的优化设计.首先对高速传输数据添加可控Label,接收端对发送端的数据进行识别并过滤非必要数据,最后上位机PC通过对接收端的双口RAM进行数据采样.该设计的接收端具有反馈装置,如有数据传输异常则直接中止接收.采用ISE软件在RTL级上运用Verilog语言进行功能实现,并在Modelsim上进行仿真实验验证.结果表明,该主从通信优化设计把数据筛选提前至接收端FPGA进而降低上位机CPU负荷,整体对数
【机 构】
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北京航空航天大学 可靠性与系统工程学院,北京 100191
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针对传统主从通信数据冗余和数据处理效率低下的现象,基于FPGA提出一种采用RS 485通信标准的主从通信系统的优化设计.首先对高速传输数据添加可控Label,接收端对发送端的数据进行识别并过滤非必要数据,最后上位机PC通过对接收端的双口RAM进行数据采样.该设计的接收端具有反馈装置,如有数据传输异常则直接中止接收.采用ISE软件在RTL级上运用Verilog语言进行功能实现,并在Modelsim上进行仿真实验验证.结果表明,该主从通信优化设计把数据筛选提前至接收端FPGA进而降低上位机CPU负荷,整体对数据处理的效率和灵活性都具有显著提升,并且从属设备越多,效率越高.
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