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本文实现了高速(2,1,7)卷积码的维特比译码器。该译码器针对加比选(ACS)模块采用并行化结构设计,并且在解码器的各个部分,在不影响译码性能的前提下,采用了一系列的简化设计,从而使译码器输出数据的速率达到160Mbps。
高速维特比译码器的设计
【摘 要】
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本文实现了高速(2,1,7)卷积码的维特比译码器。该译码器针对加比选(ACS)模块采用并行化结构设计,并且在解码器的各个部分,在不影响译码性能的前提下,采用了一系列的简化设计,
【机 构】
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清华大学
【出 处】
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电讯技术
【发表日期】
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2004年04期
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