条件推测性十进制加法器的优化设计

来源 :电子与信息学报 | 被引量 : 0次 | 上传用户：keenkingzhu

【摘要】

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随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用

【作者】

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崔晓平王书敏刘伟强董文雯

【机构】

：

南京航空航天大学电子信息工程学院

【出处】

：

电子与信息学报

【发表日期】

：

2016年10期

【关键词】

：

十进制加法条件推测十进制加法并行前缀进位选择加法器 Decimal addition Conditional speculative decimal a

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随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行前缀/进位选择结构的条件推测性十进制加法器的设计过程,并通过并行前缀单元对十进制进位选择加法器进行优化设计。采用Verilog HDL对32 bit,64 bit和128 bit十进制加法器进行描述并在Model Sim平台上进行了仿真验证,在Nangate Open Cell

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