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基于FPGA可重复配置原理,提出了一种硬件复用的RS码编码译码体系结构,用以解决传统RS码编译码器实现方式硬件资源消耗量大的问题。该编译码器中的可重构计算模块可根据配置信息改变逻辑电路结构,满足编码和译码过程中不同算法的计算需要。最后,采用VHDL实现了以上编译码器,并在Quartus II中进行了综合验证。结果表明:该编译码器能满足多种纠错能力的RS码编译码,通过硬件复用技术可提高硬件资源利用效率。