【摘 要】
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基于时间数字转换器的全数字锁相环结构能够快速实现时钟同步锁定。本文提出了一种能够复用粗调延迟链的全数字延迟锁相环改进方案,通过在电路设计中采用基于MUX结构的粗调延
【机 构】
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福州大学物理与信息工程学院,福建省集成电路设计中心
【基金项目】
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国家重点基础研究发展计划(2018YFB0407603)
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基于时间数字转换器的全数字锁相环结构能够快速实现时钟同步锁定。本文提出了一种能够复用粗调延迟链的全数字延迟锁相环改进方案,通过在电路设计中采用基于MUX结构的粗调延迟线的多次复用方法,有效地降低了全数字锁相环结构所需的晶体管数量。本文还运用SMIC 55 nm工艺库对提出的电路结构进行了前仿验证。仿真结果表明,该结构不仅能够在3~8时钟周期完成对时钟相位差的量化,在闭环模式下还可将基于MUX结构的粗调延迟线复用作为精细延迟单元,并实现优于典型精细延迟线的延迟线性度。
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