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提出了一种码率、约束长度可变Viterbi译码方案.译码器支持码率为1/2和1/3、约束长度3～7的卷积码,在FPGA上的综合及仿真结果表明其译码速率可达20 Mbps,与固定约束长度为7的译码方案相比,多占用的芯片资源不到8%.
一种自适应参数配置Viterbi译码器的FPGA实现
【摘 要】
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提出了一种码率、约束长度可变Viterbi译码方案.译码器支持码率为1/2和1/3、约束长度3～7的卷积码,在FPGA上的综合及仿真结果表明其译码速率可达20 Mbps,与固定约束长度为7的译
【机 构】
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空军工程大学科研部
【出 处】
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电讯技术
【发表日期】
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2005年5期
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