基于SystemVerilog的事务级建模在FPGA测试中的应用与研究

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随着FPGA的广泛应用,其设计规模和复杂度也急剧增加,FPGA测试的效率也有待进一步提高。研究了基于System Verilog的事务级建模,并结合具体实例研究了其在FPGA测试中的应用。研究表明,基于System Verilog的事务级建模可重用性强,使用方便,可使FPGA的测试效率得到极大提高。
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