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介绍了一款可应用于DDR SDRAM控制器的基于标准单元的全数字延时锁定环(DLL)。该DLL可集成性和工艺兼容性好,可以减少DLL的设计时间和设计复杂度,非常适合系统级芯片使用。该设计采用0.18um CMOS数字工艺实现最终版图,工作频率范围达到200MHz至400MHz,无谐波锁定出错,且闭环特性可以跟踪工艺、电压、温度(PVT)变化。仿真结果表明该设计能够产生DDR SDRAM控制器规范所要求的一段固定延时(tSD)来保证DDR SDRAM控制器正确捕获存储器输出数据(DQ)。