【摘 要】
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减少SoC的测试时间是降低测试成本的有效方法。提出一种二次排序组合的扫描链平衡算法以减少IP核测试时间。算法首先对内部扫描链按升序排列,然后对其进行mod n(封装后扫描链
【机 构】
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湖南交通工程学院电气与信息工程系,衡阳师范学院计算机科学系
【基金项目】
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湖南省科技厅科技计划项目(2013FJ3077),湖南省教育厅资助科研项目(12C1084),衡阳市科技计划项目(2012KJ31)
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减少SoC的测试时间是降低测试成本的有效方法。提出一种二次排序组合的扫描链平衡算法以减少IP核测试时间。算法首先对内部扫描链按升序排列,然后对其进行mod n(封装后扫描链的条数)划分,得到n个余数序列,将余数为0的序列按降序排列,与其它余数序列组合成新的序列;对新序列再进行一次mod n划分,再次得到n个余数序列,最后对各余数序列分别求和,求和的结果即为n条扫描链封装后的扫描链长度。在ITC’02基准电路上的实验结果表明,该算法能有效地缩短IP核测试时间。
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