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本文介绍了基于CPLD数字电子钟的设计方法,在CPLD内部规划了秒脉冲发生电路、两个60进制计数器（秒、分计数）、1个12进制计数器（时计数）。在MAX＋PLUSⅡ软件中此电路得到了仿真验证。
基于CPLD的数字电子钟仿真研究
【摘 要】
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本文介绍了基于CPLD数字电子钟的设计方法,在CPLD内部规划了秒脉冲发生电路、两个60进制计数器（秒、分计数）、1个12进制计数器（时计数）。在MAX＋PLUSⅡ软件中此电路得到了仿真验证
【机 构】
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佳木斯大学信息电子技术学院
【出 处】
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科技信息
【发表日期】
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2011年11期
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