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文中研究在RTC模块中分频器设计的Verilog HDL实现.先对设计中出现的毛刺、可测试性问题作分析,然后对上述问题分别给出恰当的解决方法,最后利用综合工具得到的面积数据证明了采用技术的可行性和合理性.
RTC模块中分频器Verilog
【摘 要】
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文中研究在RTC模块中分频器设计的Verilog HDL实现.先对设计中出现的毛刺、可测试性问题作分析,然后对上述问题分别给出恰当的解决方法,最后利用综合工具得到的面积数据证明
【机 构】
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上海交通大学
【出 处】
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电子测量技术
【发表日期】
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2005年5期
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