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提出一种基于H．264的上下文自适应二进制算术编码器硬件设计方法。本设计中包含一个由二进制化以及上下文模型组成的14组并行上下文对产生器，一个抓取邻近区块数据的三级流水线结构以及一个内含前馈处理且融合三种模式的四级流水线结构的算术编码器。该算术编码器可以一个时钟处理一个位元；整个设计平均每个时钟处理0．77个位元。