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在研究不恢复余数法的算法基础上,阐述以可控加/减法器(CAS)为基本组成单元的阵列除法器的构造原理,并给出一个完整的定点小数补码除法逻辑图,最后提出一种基于现场可编程门阵列(Field-Programmable Gate Array,简称FPGA)的除法器的硬件实现方法.
不恢复余数阵列除法器的FPGA实现
【摘 要】
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在研究不恢复余数法的算法基础上,阐述以可控加/减法器(CAS)为基本组成单元的阵列除法器的构造原理,并给出一个完整的定点小数补码除法逻辑图,最后提出一种基于现场可编程门
【机 构】
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华北电力大学信息与网络管理中心
【出 处】
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保定学院学报
【发表日期】
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2010年03期
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